65nm / 55nm 制造流程

依照主资料的 Loop 顺序,沿一只 NMOS 剖面拆解从 AA / STI 到多层铜互连的 56 个精细步骤。

TECH NODE / 65 nm
PROCESS COLOR青 · 成膜 / 沉积红 · 光刻 / 刻蚀紫 · 注入橙 · 退火 / 氧化灰 · 清洗 / CMP

一层一层,
把晶体管造出来。

前段按 AA/STI、Well、GOX/Gate、LDD、Spacer、S/D、SAB 与 ILD Loop 形成器件;中段用 CT 钨栓把器件引出;后段把 M1 沟槽、阻挡层与籽晶、电镀铜、CMP、盖帽层及 Intermediate AIO 双镶嵌逐步展开。剖面随进度累积,本步新增或移除的结构按工艺动作颜色描边:成膜为青色、光刻 / 刻蚀为红色。

01
FEOL · 器件形成AA/STI → Well → GOX/Gate → Offset/LDD → Spacer → S/D → SAB/NiPt → ILD0
39
MEOL · CT 接触孔CT 刻蚀 → Ti / TiN Glue Layer → W CVD → W CMP
42
BEOL · 铜互连五层 PECVD → M1 图形化 → Barrier / Seed → ECP → CMP / Cap → Intermediate AIO
FEOL
01 / 56

OxideSiNPolyWCu
速度

56 步之后,
器件接入多层铜互连。

这条路径按主资料的 Loop 与 M1 / Intermediate 顺序整理,并用第三篇补充资料展开阻挡层、籽晶、电镀、CMP 与双镶嵌循环,并以一只 NMOS 剖面压缩呈现。量产流程会按器件、电压与设计规则展开更多光刻、注入和金属层分支。

AA / STIPad Oxide、SiN Pullback、Liner 与 HARP 共同建立隔离并控制拐角和台阶。
Poly / SiONDual / Triple GOX 从厚到薄生长,ISSG + DPN + PNA 形成 LV 氮氧化硅栅介质。
NiPt + W5–10 atom% Pt 抑制 Ni 侵蚀;Ti / TiN Glue Layer 与 W CVD 完成 CT 接触。
Cu + Low‑KSiCN / SiOCH / TEOS / TiN / Oxide 五层叠层,配合 AIO Trench + Via 向上堆叠。

资料来源

  1. 主资料 · 前段《半导体工艺-65nm/55nm Process Flow-FEOL》:微信公众号原文
  2. 主资料 · 后段《半导体行业的王牌制造工艺——55/65nm后段》:微信公众号原文
  3. 补充资料《全网最详细65nm半导体制造工艺详解(1)》:微信公众号原文
  4. 补充资料《全网最详细65nm半导体制造工艺详解(2)》:微信公众号原文
  5. 补充资料《全网最详细65nm半导体制造工艺详解(3)》:微信公众号原文

流程顺序与关键参数以前段、后段两篇为主,前三篇系列文章仅作解释与剖面补充。文中 A 表示 Å(埃)。膜厚、材料组合与热预算随平台和器件选项变化;页面用于理解工艺整合逻辑,不构成量产配方。